给 EDA 工程师配服务器：一份被 80% 的人配错的硬件指南

用配 AI 集群的思路配 EDA 集群，是当前企业 EDA 基础设施规划中最常见的错误。堆核数、买 GPU、上 InfiniBand——这些决策往往出于对算力基础设施的通用认知，而非对 EDA 验证负载的具体分析。EDA 验证的瓶颈与 AI 训练完全不同：AI 训练受限于 GPU 互联带宽，EDA 验证受限于内存带宽、存储 I/O 模式和 EDA 工具的串行依赖。本文从 EDA 工作流程出发，识别出对基础设施有决定性影响的六类验证负载，逐项从算法原理推导硬件需求，给出一份 30-40 节点规模的异构集群规划方案。

EDA 工作流程与负载识别

EDA（Electronic Design Automation，电子设计自动化）覆盖从 RTL 代码到芯片流片的完整流程。一颗芯片的设计周期通常 12-24 个月，EDA 工具贯穿其中每个阶段。

设计阶段，工程师用硬件描述语言（Verilog/VHDL）编写 RTL 代码，定义芯片的逻辑功能。这一步以工作站为主，对计算集群几乎没有需求。

逻辑综合将 RTL 代码转换为门级网表——布尔逻辑门和连线。工具如 Design Compiler 或 Genus 在此阶段运行，计算量中等，通常在工作站或少量服务器上完成。

物理设计（Place & Route）将门级网表映射到物理版图——决定每个逻辑门放在芯片的什么位置、金属线怎么走线。工具如 Innovus 和 ICC2 在此阶段运行，单次运行几小时到十几小时，内存需求 200-400GB。这一步有计算集群需求，但并行度有限，以单节点大内存为主。

验证是 EDA 流程中计算最密集的环节，也是集群规模的主要决定因素。验证不是单一操作，而是覆盖功能和物理两个维度的多类分析：

• 功能验证（数字仿真）：在流片前用软件模拟芯片运行，验证逻辑行为是否正确。工具：Questa Sim、VCS、Xcelium。
• 模拟电路验证（SPICE 仿真）：对 PLL、ADC/DAC、SerDes 等模拟电路进行精确的微分方程求解。工具：HSPICE、Eldo、AFS。
• 物理验证（DRC/LVS）：检查版图是否满足 Foundry 的制造规则。工具：Calibre、ICV。
• 静态时序分析（STA）：分析芯片在所有工艺角下能否达到目标频率。工具：PrimeTime、Tempus。
• 电源完整性分析（IR-drop）：分析芯片满负荷工作时电源网格的电压降分布。工具：Voltus、Totem、RedHawk-SC。
• 热仿真：分析芯片和封装在工作状态下的温度分布。工具：FloTHERM、Icepak。

这六类负载的计算量决定了硬件投资规模。其他阶段（设计、综合、布局布线）要么以工作站为主，要么单节点即可完成，不构成集群级别的资源压力。但并非每类企业都需要全部六类。不同环节的企业，负载重心差异很大。

Foundry（台积电、中芯国际、三星 Foundry）。 核心负载是 DRC/LVS 和 SPICE。Foundry 要为每个客户 tape-out 做 sign-off 级物理验证，同时开发和维护 DRC rule deck——7nm 工艺的规则集 5000+ 条，每次工艺迭代需要全量回归测试，DRC 集群通常是所有负载中规模最大的。SPICE 方面，Foundry 需要表征标准单元库：上万个 cell × 6-10 个 PVT 角，每个 cell 的延迟、功耗、噪声特性都要逐一仿真，计算量巨大。IR-drop 用于客户设计的电源完整性签核和工艺开发阶段的电源网络参考设计。数字仿真和 STA 不是 Foundry 的主要负载——它们不设计大芯片的逻辑功能。

Fabless 设计公司（Nvidia、海思、联发科、Qualcomm）。 六类全用，且每一类都是集群级负载。数字仿真通常是规模最大的——一个 SoC 项目 300-500 个 test case 的回归测试需要数百路并发，集群中仿真节点数量最多。DRC/LVS 在 tape-out 前集中爆发，sign-off 级验证需要大内存节点。STA 贯穿整个签核迭代周期，调用频率高。SPICE 用于模拟 IP（PHY、PLL、ADC/DAC）。IR-drop 和热仿真在签核阶段运行。设计公司的集群通常是异构的，按负载类型分池管理。

IP 公司（ARM、Imagination、芯原）。 核心负载是 SPICE 和数字仿真。ARM 的主营业务是设计和验证 CPU/GPU IP，需要大量 SPICE 表征标准单元和接口电路，同时用数字仿真验证 IP 的功能正确性。DRC/LVS 用于 IP 交付前的物理验证，规模中等。STA 和 IR-drop 用于 IP 签核。数字仿真的回归测试规模取决于 IP 复杂度——一个高端 CPU IP 的验证套件可能不亚于一颗完整 SoC。

封测企业（日月光、长电科技、通富微电）。 EDA 计算负载较轻。主要使用热仿真（封装级别）和有限的 IR-drop 分析（封装电源网络）。不涉及 DRC、数字仿真和 STA——这些是设计侧的工作。计算需求以工作站和少量服务器为主，通常不需要建设 EDA 集群。

EDA 服务商（芯原、灿芯、创意电子）。 负载结构取决于服务内容。做 turnkey 设计服务的，负载接近 Fabless 设计公司，六类全用。主要做物理验证外包的，以 DRC/LVS 为主，需要大内存多核节点池。

对于本文的集群规划方案，目标读者是建设 30-40 节点规模 EDA 集群的企业——主要是 Fabless 设计公司和提供完整设计服务的 EDA 服务商。以下逐项分析六类负载的算法原理和硬件需求，Foundry 和 IP 公司可根据自身负载侧重从中选取对应节点类型。

DRC：几何运算与层级化遍历

输入：GDSII/OASIS 版图文件（7nm 全芯片 50-200GB），Foundry 提供的规则集（rule deck，7nm 典型 5000+ 条规则）。每条规则是一个几何约束——最小线宽 Xnm、最小间距 Ynm、通孔覆盖密度 ≥ Z%、某层金属密度在 A%-B% 之间。

输出：违例报告——每个违例是一个带坐标的几何区域，标注违反了哪条规则。一次全芯片 DRC 典型产生 10 万到 100 万个违例，每个违例写成一个独立的小文件（几 KB 到几十 KB）。

计算内容：对版图中每个多边形执行计算几何运算——布尔操作（交/并/差，用于检查重叠区域）、距离变换（用于检查最小间距）、面积和密度统计（用于检查金属密度规则）、多边形 fracturing（将复杂多边形分解为梯形，便于扫描线算法处理）。一个数十亿晶体管的 SoC，版图多边形数量在十亿量级，每条规则需要对所有多边形执行一次检查。

计算模式：以整数运算和位操作为主。版图坐标系使用整数坐标（Database Units，通常 1 DBU = 0.1nm），几何运算（交/并/差/包含）通过整数坐标的扫描线算法实现。没有浮点运算，没有矩阵求解。计算强度取决于多边形数量 × 规则数量——一个 5000 条规则的 rule deck 跑全芯片 DRC，相当于执行数十亿次多边形几何操作。

并行模式：版图按设计层级拆成子模块，每个子模块独立检查（空间并行）。64 个模块分给 64 个 CPU 核同时处理。但相邻模块的边界处，规则检查必须等两边都算完才能合并判断（barrier 同步），这是串行瓶颈。

全芯片 DRC 的串行部分约占 8-12%。根据 Amdahl 定律，10% 串行意味着 4 台机器分布式跑的理论加速上限是 3.08 倍，实际加上通信开销大约 2.2 倍。超过 4 台后效率急剧下降——4 机是效率拐点，8 机效率降至约 36%。

硬件需求推导：版图 200GB 一次性载入需要大内存（7nm 全芯片工作集 600-900GB）。多模块并行需要多核（128-256 核有收益，更多则边际递减）。违例输出是 10 万到 100 万个小文件随机写，需要 10 万+ IOPS。版图文件读取是大文件顺序读，单 job 峰值 3-5 GB/s。读侧要带宽（大文件顺序），写侧要 IOPS（小文件随机），两种需求必须由同一套存储满足。

数字仿真：离散事件驱动与因果串行

输入：门级网表或 RTL 代码（数十 MB 到几 GB），测试激励（testbench，描述输入信号随时间变化的序列），时序约束文件（SDF，标准延迟格式，描述每个逻辑门的传播延迟）。

输出：波形文件（FSDB/VCD 格式，记录每个信号在每个时间步的电平变化，一次仿真几小时到几十 GB），覆盖率报告（功能覆盖率 + 代码覆盖率，量化验证了哪些逻辑路径）。

计算内容：离散事件驱动仿真。仿真器维护一个事件队列，按时间步推进。每个时间步只处理信号发生翻转的门电路：读取输入信号值，查表或计算得到输出值，将输出变化作为新事件排入队列。一次翻转可能触发下游多个门，形成事件链传播。仿真时钟从 t=0 推进到 t=N，每一步严格依赖上一步的结果。

计算模式：以整数逻辑运算为主——按位与/或/非/XOR、查表（LUT）、比较和分支。信号值用 0/1/X/Z 四态表示（X = 未知，Z = 高阻），状态计算是离散逻辑运算。没有浮点运算，没有矩阵求解。计算复杂度取决于电路规模 × 仿真时间 × 信号翻转率（switching activity），典型 SoC 仿真每秒处理 100 万到 1000 万个事件。

并行模式：单次仿真的主循环是严格串行的——每个时间步依赖上一步，这是因果律决定的。Questa Sim 的 -mt 多线程只对 testbench 部分有有限加速（约 1.2-1.5 倍，2-4 线程），主仿真循环受限于 4-8 核。但回归测试是完全独立的并行：300-500 个 test case 之间零依赖，可以同时跑数百个 vsim 进程。这是典型的 embarrassingly parallel 问题——只要给够 CPU slot，吞吐线性增长。

两种模式对硬件的需求截然不同。单次仿真吃 CPU 主频和单核性能，核数超过 8 就浪费了。回归测试是吞吐型并行，64 核机器可以同时跑 16 个 4 核 job。波形写入是持续的小文件追加写，200 路回归并发时存储侧需要承受 15-20 万 write IOPS。

SPICE 仿真：稀疏矩阵 LU 分解

输入：电路网表（SPICE deck，描述元件值和连接关系，10-500MB），工艺模型文件（BSIM/CJM 模型参数，描述晶体管的非线性 I-V 特性），仿真指令（DC 扫描、瞬态分析、AC 分析）。

输出：波形文件（记录节点电压和支路电流随时间的变化），测量报告（增益、带宽、相位裕度、功耗等标量结果）。与数字仿真不同，SPICE 波形记录的是连续模拟量，采样精度取决于时间步。

计算内容：瞬态分析是 SPICE 最重的负载。每个时间步：(1) 对电路做牛顿-拉夫逊迭代求解非线性方程（晶体管 I-V 是指数函数，需要线性化后迭代收敛）；(2) 每次牛顿迭代内部，将线性化后的电路转化为线性方程组 Ax = b，执行稀疏矩阵 LU 分解求解；(3) 检查收敛性，不收敛则减小时间步重算。A 是电路导纳矩阵，维度等于电路节点数，稀疏度通常 >99%。

计算模式：FP64 双精度浮点运算为绝对主导。LU 分解是 O(n × k²) 复杂度（n = 矩阵维度，k = 平均非零元数/行），其中 FP64 乘加是核心操作。百万节点电路的 LU 分解涉及数十亿次浮点运算，内存读写量是计算量的 3-5 倍——SPICE 是典型的内存带宽受限应用。牛顿-拉夫逊外层迭代通常 5-20 次收敛，每步内部需要一次完整的 LU 分解。

并行模式：LU 分解的并行受消去树（elimination tree）结构限制。树根（矩阵末尾的 pivot）必须先算完，子节点才能开始。树的宽度决定可用并行度：小电路（<10 万节点）8-16 线程到顶；大电路 post-layout（>100 万节点）16 线程接近线性加速，32 线程仍有约 40% 增益。并行天花板是矩阵依赖链本身，不能靠堆核数突破。正确做法是一个 96 核节点上同时跑 4 个独立 job，每个 16-24 线程。

SPICE 的 I/O 特征是"两头重中间空"——启动时读入网表和模型文件（10-500MB），然后数小时到数天的纯内存计算几乎不碰磁盘，结束时写出波形。存储压力是六类负载里最低的。硬件优先级：FP64 吞吐和内存带宽排前两位，核数 16-32 线程/job 为佳，512-576GB 内存覆盖大多数场景。

STA：有向无环图上的最长路径

输入：门级网表（数百万逻辑门），时序库（.lib/.db，描述每个 cell 在每个工艺角下的延迟和转换时间查找表），时序约束文件（SDC，定义时钟、输入输出延迟、false path、multicycle path 等），寄生参数文件（SPEF，提取自版图的 RC 网络——每段连线等效为一个电阻电容模型）。

输出：时序报告——每条路径的起点、终点、延迟值、裕量（slack，正数 = 满足时序，负数 = 时序违例）。一次全芯片 STA 产生数十万到数百万条路径分析结果。关键路径（critical path）是 slack 最小的路径，决定芯片的最大工作频率。

计算内容：将整个芯片建模为有向无环图（DAG）——每个逻辑门是一个节点，门之间的连线是有向边，边上的权重是该连线的 RC 延迟加上门的固有延迟。延迟计算通过查找时序库（NLDM/CCS/ECSM 模型）得到，需要考虑输入转换时间（slew）和输出负载电容。然后在 DAG 上执行最长路径搜索，找到决定 Fmax 的关键路径。同时执行 setup check（数据能否在时钟沿之前到达）和 hold check（数据是否太快到达干扰上一拍）。

计算模式：以查表插值和图遍历为主。时序库查找是二维表格插值（输入 slew × 输出负载），用线性或非线性插值。RC 延迟计算用 Elmore delay 模型或 AWE（Asymptotic Waveform Evaluation）逼近——涉及浮点运算但计算量远小于 SPICE 的矩阵求解。DAG 遍历是 O(V+E) 复杂度（V = 节点数，E = 边数），百万节点的 DAG 遍历本身不算密集，但每个节点的延迟计算涉及反复查表和插值。整体计算密度中等，以 FP32/FP64 混合运算为主。

并行模式：两个维度。维度一是多角多温（MCMM）——每个工艺角（FF/TT/SS × 不同电压温度）是完全独立的分析，10 个 corner = 10 个并行进程，没有上限。维度二是单 corner 内部的路径分析可以按起点（launch clock）分组并行，但分组数量受时钟域数量限制，典型 16-32 路并行。

STA 区别于其他负载的一个特征是调用频率高：DRC 一天跑几次（每次几小时），STA 一天可能跑几十到上百次——工程师改完一处时序违例立刻重跑，是签核迭代的常规操作。硬件优先级：内存容量排第一（200-500GB 工作集），单 corner 32-64 核有收益，MCMM 各 corner 独立并行没有上限。

IR-drop：电阻网络的迭代求解

输入：版图电源网络（从 GDSII 提取电源网格几何结构），工作电流分布（从动态仿真或功耗分析得到的每个节点的瞬态电流波形），封装寄生参数（bonding wire / bump 的电阻电感）。

输出：电压降分布图——芯片面积上每个点的 IR-drop 值（VDD 端电压减去该点实际电压）。签核标准要求所有点的压降在容忍范围内（典型 < VDD 的 7-10%，即 50-70mV @ 0.7V）。同时输出电流密度分布，用于检查电迁移（electromigration）风险。

计算内容：将电源网格建模为大规模电阻网络（或阻容网络做瞬态分析）。VDD pad 连接到电源，每个晶体管的供电引脚是电流消耗节点。求解方法：(1) 构建节点导纳矩阵 G（百万到千万维，极度稀疏）；(2) 注入已知工作电流向量 I；(3) 求解 G·V = I 得到各节点电压。瞬态分析时，每个时间步求解一次，电流向量随时间变化。对于电迁移分析，还需要从电压分布反推每段金属线的电流密度，与工艺规则中的电流密度限值比较。

计算模式：稀疏矩阵迭代求解——共轭梯度法（CG）或 GMRES，以 FP64 浮点运算为主。矩阵维度百万到千万级，稀疏度 >99.9%。迭代求解的瓶颈不是浮点计算量本身，而是稀疏矩阵-向量乘法（SpMV）——每次迭代需要遍历整个矩阵的非零元做乘加，内存带宽是瓶颈（矩阵数据量远大于计算量，大部分时间花在等数据从内存到寄存器的传输上）。典型迭代 100-1000 次收敛。

并行模式：每次迭代的 SpMV 可以按空间区域分解并行——把芯片面积切成 N 块，每块独立算，边界处交换数据。但迭代之间是串行的——第 k+1 次迭代依赖第 k 次的结果。32-64 核是并行效率的拐点。

IR-drop 是集群里第二吃内存的负载（300-800GB 工作集），仅次于 DRC。内存带宽排第一位的需求，核数 32-64 是甜点。

热仿真：Navier-Stokes 方程的数值求解

输入：芯片物理模型（尺寸、材料热导率、热容），封装结构（基板、焊料、散热片、TIM 热界面材料的热参数），功率分布图（每个模块的功耗，通常从 PrimeTime 功耗分析导出），边界条件（环境温度、对流换热系数、散热方案参数）。

输出：温度分布场——芯片和封装内部每个网格点的稳态或瞬态温度。签核标准要求最高温度不超过工艺/可靠性限值（典型 < 105-125°C）。同时输出热应力分布和热-机械可靠性风险点。

计算内容：求解热传导方程（稳态：∇·(k∇T) + Q = 0）或热对流耦合方程（瞬态：包含 Navier-Stokes 方程的流场求解和能量方程的温度场求解）。将连续域离散化为网格（FEM 有限元或 FVM 有限体积法），构建刚度矩阵或系数矩阵，通过迭代求解稳态解或逐步推进瞬态解。

计算模式：与 IR-drop 同属偏微分方程数值求解，以 FP64 稀疏矩阵运算为主。但热仿真多了一个流体力学维度——如果需要分析强制风冷或液冷环境下的流场，Navier-Stokes 方程的求解计算量显著高于纯热传导。刚度矩阵维度取决于网格密度，典型百万到千万级。计算以 SpMV 和向量操作为核心，内存带宽受限。FloTHERM 最新版对部分计算（网格生成、矩阵预处理）支持 GPU 加速，收益因模型规模而异。

并行模式：时间步之间串行（瞬态分析），单步内部按网格区域分解并行。并行度与 IR-drop 类似，32-64 核是有效区间。热仿真的内存需求约 200GB，是六类负载里较低的。

CPU 侧：异构节点池

六种负载对 CPU 的需求各不相同。DRC 要多核（256 核）加大内存，以整数几何运算为主。数字仿真单 job 要高主频少核（4-8 核），回归测试要海量并发，以整数逻辑运算为主。SPICE 要 FP64 高带宽中等核数（16-32 线程/job），密集的矩阵浮点运算。STA 要大内存中等核数，以查表插值和图遍历为主。IR-drop 要带宽中等核数，稀疏矩阵迭代求解。热仿真要中等核数，偏微分方程数值求解。不存在一个型号覆盖所有场景的方案。

以 Intel Xeon 6900P 系列（Granite Rapids-AP）为参考平台。最高 128 核/socket，12 内存通道/socket，支持 DDR5-6400 RDIMM 或 MRDIMM-8800。需要注意：6900P 不支持 DDR5-8000 RDIMM。Intel 2026 年 7 月官宣的 DDR5-8000 支持只覆盖 6700P（SP）系列，6900P（AP）要更高带宽只能选 MRDIMM-8800（约 1690 GB/s vs DDR5-6400 的约 1229 GB/s）。

双路系统有 24 个 DIMM 槽位，必须全插满。每个空闲通道都在浪费带宽——4 条 DIMM 只用了 17% 的带宽，CPU 核心在空等数据。对 DRC 和 SPICE 这种带宽敏感负载，根据 EDA 工具厂商的基准测试和用户实践，性能损失可达 30-60%。

6900P 支持 CXL 2.0，DRC 节点如需超过 1.5TB 本地 DRAM 工作集，可考虑 CXL 内存扩展器。代价是访问延迟增加（CXL 内存约 +30-50ns vs 本地 DRAM ~100ns），且带宽低于本地 DRAM，不适用于 SPICE 等延迟敏感负载，但对 DRC 的大工作集场景有实际意义。

六类节点的配置：

• DRC 节点 ×8：双路 128C（256 核），1152GB（24 × 48GB DDR5-6400），本地 4 × 7.68TB NVMe
• STA 节点 ×4：双路 96C（192 核），576GB，2 × 3.84TB NVMe
• IR-drop 节点 ×2：双路 96C（192 核），768GB，2 × 3.84TB NVMe，可选 L40S GPU
• 仿真节点 ×8：双路 72C（144 核），384GB，2 × 3.84TB NVMe，每节点 36 个 4 核 slot = 288 路并发
• SPICE 节点 ×4：双路 96C（192 核），576GB，2 × 3.84TB NVMe，每节点 4-6 job × 16-32 线程
• 热仿真节点 ×2：双路 72c（144 核），384GB，2 × 3.84TB NVMe，可选 L40S GPU

存储侧：多种极端 I/O 的共存

EDA 存储设计的核心难点在于，同一套系统必须同时满足多种完全不同的 I/O 模式。DRC 读版图是 50-200GB 大文件顺序读，单 job 3-5 GB/s，8 台并发需要 30-40 GB/s 聚合带宽。DRC 写违例是 10 万到 100 万个小文件随机写，10 万+ IOPS。仿真写波形是 200 路并发追加写小文件，15-20 万 IOPS。SPICE 中间计算几乎不碰磁盘。STA 读时序库和寄生参数文件（数 GB 到数十 GB），写时序报告（中等规模文本文件）。

解决思路是让不同的 I/O 走不同的路径。

每台计算节点配 2-4 块本地 NVMe SSD（DRC 节点 4 × 7.68TB，其他 2 × 3.84TB）。DRC 违例小文件直接写本地 NVMe（单盘 100 万 IOPS），仿真波形也写本地，job 结束后再把结果同步到共享存储。实测 DRC 和仿真的 turnaround time 提速 30-50%——8 小时的 DRC 缩短到 5-6 小时。

共享存储选用 BeeGFS 全闪存层。6 台 OSS 节点 × 每台 8 颗 15.36TB NVMe，硬件 RAID6（6+2）后可用约 553TB，聚合读带宽 40+ GB/s，负责版图、PDK 和项目目录的共享读。20-40 节点规模下 BeeGFS 的部署和运维比 Lustre 简单一个量级，性能足够；Lustre 适用于 100+ 节点的超算中心。

Metadata Server 必须独立部署。EDA 产生海量小文件，100 万个违例文件意味着 100 万次文件创建操作。如果 metadata server 响应慢，光创建文件就要 10-30 分钟——这个延迟不会出现在任何监控面板上，但工程师会感受到 DRC "莫名变慢"。

网络：100GbE RoCE 足够

EDA 分布式通信模式与 AI 完全不同。AI 训练是 AllReduce——几千张 GPU 之间持续高频率数据交换，微秒级延迟敏感。EDA 分布式 DRC 是 barrier 同步——4 台机器各自算自己的 block，算完等最慢的那台，合并结果，进入下一轮。这种同步对延迟的要求是毫秒级。

100GbE RoCE 的延迟是 2-5 微秒，InfiniBand 是 0.5-1 微秒。对毫秒级 barrier 同步而言两者没有实际区别。而 RoCE 比 IB 便宜 30-50%，运维更简单，兼容标准以太网生态。Phase 1 建设时直接采购 100GbE 交换机，即使初期端口降速使用也不影响——后续扩展只需换光模块，不需要换交换机或重新布线。

调度：License 是隐形瓶颈

LSF 调度器的核心原则是按负载类型分队列。DRC job 用 1152GB 内存必须独占节点，回归 job 用 16GB 内存 4 核就够，64 核机器应该跑 16 个 job。如果两种 job 放在同一队列里先到先得，要么 OOM kill，要么 99% 的内存浪费。

License 是另一个维度的算力瓶颈。Calibre 签核 license 的年费可能比一台 DRC 节点还贵。如果不把 license 纳入调度器的资源维度，一个团队可能占满所有 Calibre license 跑长 job，其他团队干等——硬件空转、license 浪费。LSF License Scheduler 可以将 license feature 作为可调度资源：job 需要 license 才能启动，license 用完时 job 排队等 license 而不是占着 CPU 等。这一个配置改动的效果可能比多买两台服务器更好。

完整方案

39 台服务器，4 台交换机，5 个机柜，总功耗约 56 kW（含制冷），硬件投入约 1222-1686 万元。

建议分两期建设。Phase 1 花费 500-700 万采购以下 15 台：4 台 DRC 节点 + 2 台 STA 节点 + 4 台仿真节点 + 2 台 SPICE 节点 + 1 台 IR-drop/热仿真（复用） + 2 台登录/管理。存储侧配 3 台 OSS + 1 台 MDS。运行 3 个月后从 LSF accounting log 获取精确的瓶颈数据（CPU、内存、存储还是 license），Phase 2 按数据精准扩展至完整方案。

各类节点的估算系统功耗：DRC 节点约 1.6kW（双路 CPU TDP 700W + 24 DIMM ~150W + 4 NVMe ~40W + 主板/网卡/风扇 ~200W），仿真/SPICE/STA 节点约 1.0-1.2kW，存储 OSS 节点约 1.4kW。39 台节点 IT 总功耗约 45kW，按 PUE 1.3-1.4 计算总设施功耗约 58-63kW（含制冷）。

EDA 集群与 AI 集群的差异

AI 训练把一个模型拆到几千张 GPU 上跑，节点间 AllReduce 通信，微秒级延迟敏感，需要 InfiniBand 200-400G。核心调度资源是 GPU。EDA 把大量独立任务分配到各自匹配的节点池上跑，节点间 barrier 同步，毫秒级可接受，100GbE RoCE 足够。核心调度资源是 CPU 加 license。AI 的瓶颈在 GPU 数量和互联带宽，EDA 的瓶颈在内存带宽、存储 I/O 和 license 数量。

用 AI 思维配 EDA 集群——买 GPU、上 IB、堆同构节点——资源配置与实际负载不匹配。对 EDA 集群而言，24 条 DDR5 通道全插满、本地 NVMe scratch 写本地、license 纳入调度器，这三项措施的效果比多买 10 台服务器更显著。

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数据来源：Intel Ark 6980P/6960P 官方规格页；Intel 2026-07-21 DDR5-8000 RDIMM 官宣（IT之家/太平洋电脑网/Donews 三源验证）。不构成采购建议。数据截止 2026-07-28。